LPDDR5/5X 协议解读（二）Clocking

前言：身为一名专注于LPDDR5/LPDDR5X控制器设计的工程师，我曾在DRAM协议的研究上投入大量时间。尽管Jedec的jesd209-5b协议总共仅有600余页，但对于DDR新手而言，入门难度依然不小。我曾在网络各处搜寻LPDDR5X的协议解析，发现相关资料寥寥无几。因此，我想借此机会分享个人对LPDDR5/5X协议的理解。我的解读或许存在不足，非常欢迎各位指正。更重要的是，我希望能够借此平台与更多对DDR感兴趣的朋友交流探讨，期待大家的留言与私信。

1. 深入探讨jesd209-5b协议第三章

解析：在LPDDR5中，命令与地址的采样均通过差分时钟CK实现。实质上，地址和命令都被整合至CA总线上，它们会在CK的上升沿及下降沿进行采样，而CS则仅在CK的单沿进行采样。与此不同，数据总线的采样则依赖于差分时钟WCK，其源同步于DQ，且DQ在WCK的双边沿均会进行采样。需要注意的是，在写数据过程中，DRAM会依靠WCK来采样DQ；而在读数据过程中，则是CTRL（PHY）使用RDQS来采样DQ。这里需指出，RDQS与WCK是两种不同的时钟。然而，即便是在读数据过程中，WCK也需保持切换状态，因为RDQS时钟正是由WCK所产生的。无论是读操作还是写操作，都需要执行一次WCK2CK的同步操作，具体如下图所示:

CTRL（PHY）的PLL会生成CK和WCK，这两者均被传送至DRAM颗粒。其中，CK负责传输命令信息（CA），而WCK则负责传输数据信息（DQ）。在DRAM内部，WCK会经过移相产生WCK0/90/180/270，但WCK与CK在DRAM内部可能并不同步。因此，DRAM需要自行进行一次同步操作。然而，CTRL仍需发送一个CAS命令（具体参见jesd209-5b 7.2），以通知DRAM进行同步。完成同步后，WCK0与CK的上升沿将实现对齐，从而将CK域的读写信息全部同步至WCK域，此后，DRAM便可在WCK域独立进行数据读写操作。同时，RDQS也是由WCK移相后产生的，它会返回给CTRL（PHY），并源同步于读DQ，从而便于PHY进行读数据采样。